03.12.2001
Dieser hatte eine Gatelänge von lediglich 30nm und die Dicke der Oxidschicht betrug nur 0,8nm. Nur zum Vergleich: Momentan sind bei 0,13?m Fertigung 70nm Gatelänge üblich. Im Juni 2001 war Intel dann schon bei 20nm Gatelänge angelangt, und die Schaltfrequenz erhöhte sich auf 1,45THz wobei man gleichzeitig die Spannung auf 0,75V senken konnte.
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Nun ist Intel wieder ein neuer Quantensprung gelungen, den man auf der diesjährigen IEDM vorstellt.
In nur einem halben Jahr gelang es den Intel Ingeneuren unter Laborbedingungen einen Transistor zu erzeugen, der nur noch 0,15nm Gatelänge aufweist, der mit Frequenzen von bis zu 2,63THz mit einer Spannung von 0,8V schaltet.
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Wie man im Diagramm deutlich erkennen kann ist es momentan nicht möglich die Strukturbreiten der Leitungen, welche die einzelnen Transistoren bei komplexen Schaltungen wie Prozessoren verbinden in gleichem Maße zu verkleinern, wie es bei den tatsächlichen Transistoren möglich ist. In Zukunft wird sich diese Drift, die beim 0,25?m Technologie Node angefangen hat sogar noch weiter fortsetzten. Inzwischen ist man bei einem Verhältnis von fast 1:2, also die Strukturbreite ist doppelt so groß, wie die tatsächlichen Transistoren, was in Zukunft immer mehr übereinanderliegende Lagen an Leiterbahnen erforderlich machen wird.
Doch just Intels Erzfeind AMD hat noch kurz vor dem IEDM 2001 ihrerseits den schnellsten CMOS Transistor vorgestellt, der mit 3,3 THz läuft, und jenen von Intel ziemlich alt aussehen lässt. AMD kann hier sichtlich von seinen SOI Forschungen zehren, die zumindest vorübergehend die diversen Probleme von Bulk Transistoren lösen sollen.
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Zur Zeit wird der Großteil der NMOS Transistoren nach wie vor auf die herkömmliche Weise mit SiO2 (Siliziumdioxid) als Oxidschicht hergestellt. Das wirft in nächster Zukunft erste Probleme auf. So kann man diese Oxidschicht nicht beliebig dünn machen. Eine dünne Oxidschicht ermöglicht schnellere Transistoren, allerdings steigt der Leckstrom stark an, je dünner dieses wird. Momentan ist man bei 3 Atomlagen angelangt, was das absolute Minimum darstellt, ohne das ein Durchschlagen auftritt, was Transistor zerstören würde. Die einzige Abhilfe ist es, ein Oxidmaterial mit einer Idealeren Dielektrizitärskonstate k zu finden, damit diese Schicht bei gleicher Kapazität dicker sein darf, was den Leckstrom wieder eingrenzt. Der Stoff, den Intel auserkoren hat, heißt Zirkoniumdioxid (ZrO2), bei dem der Leckstrom bei gleicher Source/Drain Junction Kapazität um den Faktor 10.000 kleiner ist, da die Oxidschicht fünfmal so dick gewählt werden kann, als mit SiO2.
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Auch die Zukunftspläne von Intel waren zu erfahren. So will man auf SOI (Silizium on Insulator) anders als AMD gleich ganz verzichten, und stellte sogleich auch eine neue Technologie zur NMOS Fertigung vor. Die sogenannten Depleted substrate Transistoren (DST) sollen gegenüber herkömmlichen Bulk und auch SOI Transistoren, wie sie AMD gerade zu Fertigen beginnt ganz erhebliche Vorteile haben. Ein großes Problem bei Bulk MOSFETS ist der relativ hohe Leckstrom, der auch bei nicht durchgeschaltetem Transistor über das Silizium der Trägermasse fließt (Off-state Leakage), und so unnötige Verlustleistung produziert, was über kurz oder lang zusammen mit anderen Faktoren zu Energiedichten im Prozessor führen würde, die denen bei einer Kernspaltung nicht unähnlich wären. So hat es jedenfalls ein Intel Fachmann berechnet.
Außerdem ist mit steigender Transistor Zahl die Wahrscheinlichkeit von Soft Error Rates immer höher. Soft Errors sind Unvorhersehbahre Bit-Fehler, die durch radioaktive Alpha Partikel hervorgerufen werden, die von der Erdatmosphäre nicht gefiltert werden können, und sich besonders in höheren Lagen negativ auswirken können. Besonders RAM Hersteller sind aufgrund der hohen Transistordichte besonders betroffen. Daher werden in höher gelegenen Gebieten (z.B. Mexiko City) fast nur ECC RAM's eingesetzt.
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SOI behebt die Off-state Leakage gänzlich, indem zwischen dem Träger Silizium, und der Source-Drain Region eine Oxidschicht eingeschoben wird, die ein "Durchsickern" des Stromes verhindert. Die Junction Kapazität ist hier gar die niedrigste machbare. Allerdings erkauft man sich das durch einen recht hohen Source-Drain Wiederstand. Um das zu umgehen hat man probiert, die Oxidschicht etwas von der Source-Drain Region abzusetzen, was den S/D Widerstand drastisch senkt, wodurch aber zumindest wieder teilweise eine Off-state Leakage auftritt.
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Außerdem kommt es zu dem sogenannten Floating Body Problem. Hierbei baut sich zwischen dem Tunel des durchgeschaltetem PD SOI Transistors und der Oxidschicht eine Ladung auf, die nicht nur die Schaltgeschwindigkeit negativ beeinflusst, sondern auch eine Fehlfunktion des ganzen Transistors verursachen kann.
DST (Depleted substrate Transistors) soll dagegen ein Wunderwuzi sein. Ausgehend von einem normalen SOI Transistor lässt man noch zusätzliches Silizium an Source und Drain wachsen. Diese Maßnahme vereint alle Vorteile von SOI, wie die niedrige Kapazität und das Fehlen des Floating Body Effekts, während gleichzeitig der S/D Widerstand nicht ansteugt. Auch die Soft Error Rate soll geringer sein, da nur der kleine Tunnel zwischen Source und Drain anfällig dafür ist, und ein einschlag im Buk Material unter der Oxidschicht ohne Auswirkungen bleibt.
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Einen Serieneinsatz von 30nm Transistoren wird es bei Intel nicht vor 2005 geben - AMD geht sogar von 2009 für ihre 30nm Fertigung aus - , und 15nm DST's von Intel werden gar erst 2009 einen Weg in die Serienfertigung finden. Trotzdem ist es beruhigend zu wissen, das selbst die klügsten Köpfe bisher noch keine Grenze beim Halbleitertakt auftauchen sehen.
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